M16U4G16256A-QLBG2Z

M16U4G16256A(2Z) 256 Mb x 16 DDR4 SDRAM

ESMT(晶豪科技)M16U4G16256A-QLBG2Z芯片特点：

电源（JEDEC标准1.2V）

-VDD=VDDQ=1.2V±5%

-VPP=2.375V至2.75V

8 internal banks

-2组，每组4个银行（x16）

差分时钟输入（CK_t和CK_c）

双向差分数据选通（DQS_t和

DQS_c）

支持异步复位（reset_n）

通过与外部进行比较对输出驱动器进行ZQ校准

参考电阻（RZQ 240欧姆±1%）

标称、驻车和动态模内端接（ODT）

DLL将DQ和DQS转换与CK转换对齐

在每个正CK边上输入的命令

CAS潜伏时间（CL）：9，11，12，13，14，15，16，18，19，20，21，

22, 23, 24

支持加性延迟（AL）0、CL-1和CL-2

爆裂长度（BL）：8和4，带爆裂斩波（BC）

CAS写入延迟（CWL）：9、10、11、12、14、16、18、20

刷新周期

平均刷新周期

-0°C时7.8μs≤TC≤+85°C

-+85°C下3.9μs<TC≤+95°C

支持细粒度刷新

可调内部生成VREFDQ

伪开放式排水（POD）数据接口

输入输出设备

MRS选择的驱动器强度

8位预取的高速数据传输

温度控制刷新（TCR）模式为支持

低功耗自动自刷新（LP ASR）模式为支持

支持自刷新中止

支持可编程前导码

支持写水平

支持命令/地址延迟（CAL）

多用途寄存器读写功能

命令/地址的命令地址（CA）奇偶校验信号错误检测并通知控制器

写入DQ错误的循环冗余码（CRC）

高速运行时检测并通知控制器行动

提高功率的数据总线逆变（DBI）

存储器的消耗和信号完整性接口（仅限x16产品）

用于写入数据的数据掩码（DM）

每个DRAM的可寻址性（PDA）

分别设置不同的模式寄存器值，以及有个人调整。

支持减速模式（1/2和1/4速率）

支持PPR和sPPR

连接测试（仅x16）

最低功率的最大断电模式

无内部刷新活动的消费

符合JEDEC JESD-79-4标准

工作箱温度范围：TC=0°C至+95°C

Data Rate (CL-tRCD-tRP)：DDR4- 3200 (24-24-24)

M16U4G16256A-QLBG2Z基本功能：

DDR4 SDRAM是一种高速动态随机存取存储器，内部配置为16个存储体，4个存储体组，4个对于x4/x8，每个存储体组对应8个存储体；对于x16 DRAM，2个存储体组对应4个存储体。

DDR4 SDRAM使用8n预取架构来实现高速操作。8n预取架构被组合在一起其接口设计为在I/O引脚处每个时钟周期传输两个数据字。DDR4的单次读写操作SDRAM由内部DRAM核心处的单个8n位宽的四时钟数据传输和八个相应的n位宽的时钟数据传输组成，I/O引脚处的半时钟周期数据传输。

DDR4 SDRAM的读写操作是面向突发的，从选定位置开始，持续突发长度为八个，或者按程序顺序“切碎”四个。操作从注册激活命令开始，

然后是读取或写入命令。与激活命令一致的注册地址位为用于选择要激活的银行和行（x4/8中的BG0-BG1和x16中的BG0选择银行组；BA0-BA1选择银行；A0-A17选择行；具体要求请参考“DDR4 SDRAM寻址”）。已注册的地址位

与“读取”或“写入”命令同时用于选择突发操作的起始列位置，确定将发出自动预充电命令（通过A10），如果在模式中启用，则选择BC4或BL8模式“即时”（通过A12）注册。

在正常操作之前，DDR4 SDRAM必须以预定义的方式加电和初始化。