M15T8G16512A-BDBG2S 64M x 16 Bit x 8 Banks DDR3(L) SDRAM
M15T8G16512A-BDBG2S特色
接口和电源
˗SSTL-135:VDD/VDDQ=1.35V(-0.067V/+0.1V)
˗SSTL_15:VDD/VDDQ=1.5V(±0.075V)
符合JEDEC DDR3(L)标准
˗8n预取架构
˗差分时钟(CK/CK)和数据选通(DQS/DQS)
˗DQ、DQs和DM的数据速率加倍
数据完整性
˗自动刷新和自刷新模式
省电模式
˗部分阵列自刷新(PASR)
˗断电模式
信号完整性
˗可配置DS以实现系统兼容性
˗可配置的管芯端接
˗通过以下方式校准DS/ODT阻抗精度的ZQ
外部ZQ焊盘(240欧姆±1%)
信号同步
˗通过MR设置写入电平
˗通过MPR读取电平
可编程功能
●CAS延迟(5/6/7/8/9/10/11/12/13/14/15/16)
?CAS写入延迟(5/6/7/8/9/10/11/12)
˗加性潜伏期(0/CL-1/CL-2)
˗写入恢复时间(2016年5月6日至7月8日至10月12日至14日)
˗突发类型(顺序/交错)
˗突发长度(BL8/BC4/BC4或8在飞行中)
˗自刷新温度范围(正常/扩展)
˗输出驱动器阻抗(34/40)
˗RTT_Nom的模具终止(20/30/40/60/120)
˗RTT_WR(60/120)的模内终止
˗预充电断电(慢/快)
Data Rate (CL-tRCD-tRP):DDR3(L)-1600 (11-11-11)
M15T8G16512A-BDBG2S描述
8Gb双数据速率3(DDR3(L))DRAM是实现高速操作的双数据速率架构。它是内部配置为八存储体DRAM。
8Gb芯片由64Mbit x 16个I/O x 8个存储体设备组成。这些同步设备实现了高速对于一般应用,双数据速率传输速率高达2133Mb/sec/pin。
该芯片的设计符合DDR3(L)DRAM的所有关键特性,所有控制和地址输入都是与一对外部提供的差分时钟同步。输入在差分时钟(CK)的交叉点处被锁定上升和确认下降)。所有I/O都以源同步方式与差分DQS对同步。
这些器件使用单个1.35V-0.067V/+0.1V或1.5V±0.075V电源运行,并采用BGA封装。