M15T1G1664A–DEBG2CS

M15T1G1664A(2C) 8M x 16 Bit x 8 Banks DDR3(L) SDRAM

ESMT(晶豪科技) M15T1G1664A–DEBG2CS特点：

接口和电源

SSTL-135:VDD/VDDQ=1.35V（-0.067V/+0.1V）

SSTL_15:VDD/VDDQ=1.5V（±0.075V）

符合JEDEC DDR3（L）标准

8n预取架构

差分时钟（CK/CK）和数据选通（DQS/DQS）

DQ、DQs和DM的双倍数据速率数据完整性

自动刷新和自刷新模式省电模式

部分阵列自刷新（PASR）

掉电模式信号完整性

可配置DS以实现系统兼容性

可配置的管芯端接

通过ZQ校准DS/ODT阻抗精度信号同步

通过MR设置写入电平

通过MPR读取电平

可编程功能

CAS延迟（5/6/7/8/9/10/11/12/13）

CAS写入延迟（5/6/7/8/9）

加性潜伏期（0/CL-1/CL-2）

写入恢复时间（2016年5月6日至7月8日至10月12日至14日）

突发类型（顺序/交错）

突发长度（BL8/BC4/BC4或8在飞行中）

自刷新温度范围（正常/扩展）

输出驱动器阻抗（34/40）

关于Rtt_Nom（20/30/40/60/120）的终止Rtt_WR（60/120）的模具终止

预充电断电（慢/快）

外部ZQ焊盘（240ohm±1%）

M15T1G1664A–DEBG2CS描述

1Gb双数据速率-3（L）、DDR3（L）DRAM是实现高速操作的双数据速率架构。它是内部配置为八存储体DRAM。

1Gb芯片由8Mbit x 16个I/O x 8个存储体设备组成。这些同步设备实现了高速双倍数据速率一般应用的传输速率高达1866 Mb/sec/pin。

该芯片的设计符合DDR3（L）DRAM的所有关键特性，所有控制和地址输入都是与一对外部提供的差分时钟同步。输入在差分时钟（CK）的交叉点处被锁定上升和确认下降）。所有I/O都以源同步方式与差分DQS对同步。 

这些器件使用单个1.35V-0.067V/+0.1V或1.5V±0.075V电源运行，并采用BGA封装。

M15T1G1664A–BDBG2CS基本功能

DDR3（L）SDRAM是一种高速动态随机存取存储器，内部配置为八存储体DRAM

DDR3（L）SDRAM使用8n预取架构来实现高速操作。8n预取架构被组合在一起其接口设计为在I/O引脚处每个时钟周期传输两个数据字。一次读取或写入操作DDR3（L）SDRAM由内部DRAM核心的单个8n位宽、四时钟数据传输和两个相应的n位组成I/O引脚处的宽半时钟周期数据传输。

DDR3（L）SDRAM的读写操作是面向突发的，从选定位置开始，并持续突发长度八个或按程序顺序“切碎”的四个。操作从注册活动命令开始，然后是读取或写入命令。与Active命令一致注册的地址位用于选择要激活的银行和行（BA0-BA2选择银行；A0-A12选择行）。注册的地址位一致使用读取或写入命令选择突发操作的起始列位置，确定是否自动将发出预充电命令（通过A10），如果在模式寄存器中启用，则选择BC4或BL8模式“即时”（通过A12）。

在正常操作之前，DDR3（L）SDRAM必须以预定义的方式加电和初始化。下列各节提供了详细的信息，包括设备重置和初始化、寄存器定义、命令描述和设备操作。