M15T1G1664A(2C) 8M x 16 Bit x 8 Banks DDR3(L) SDRAM
M15T1G1664A–DEBG2C特点:
接口和电源
SSTL-135:VDD/VDDQ=1.35V(-0.067V/+0.1V)
SSTL_15:VDD/VDDQ=1.5V(±0.075V)
符合JEDEC DDR3(L)标准
8n预取架构
差分时钟(CK/CK)和数据选通(DQS/DQS)
DQ、DQs和DM的双倍数据速率
数据完整性
自动刷新和自刷新模式
省电模式
部分阵列自刷新(PASR)
掉电模式
信号完整性
可配置DS以实现系统兼容性
可配置的管芯端接
通过ZQ校准DS/ODT阻抗精度
信号同步
通过MR设置写入电平
通过MPR读取电平
可编程功能
CAS延迟(5/6/7/8/9/10/11/12/13)
CAS写入延迟(5/6/7/8/9)
加性潜伏期(0/CL-1/CL-2)
写入恢复时间(2016年5月6日至7月8日至10月12日至14日)
突发类型(顺序/交错)
突发长度(BL8/BC4/BC4或8在飞行中)
自刷新温度范围(正常/扩展)
输出驱动器阻抗(34/40)
关于Rtt_Nom(20/30/40/60/120)的终止
Rtt_WR(60/120)的模具终止
预充电断电(慢/快)
外部ZQ焊盘(240ohm±1%)
M15T1G1664A–DEBG2C描述
1Gb双数据速率-3(L)、DDR3(L)DRAM是实现高速操作的双数据速率架构。它是内部配置为八存储体DRAM。
1Gb芯片由8Mbit x 16个I/O x 8个存储体设备组成。这些同步设备实现了高速双倍数据速率一般应用的传输速率高达1866 Mb/sec/pin。
该芯片的设计符合DDR3(L)DRAM的所有关键特性,所有控制和地址输入都是与一对外部提供的差分时钟同步。输入在差分时钟(CK)的交叉点处被锁定上升和确认
下降)。所有I/O都以源同步方式与差分DQS对同步。
这些器件使用单个1.35V-0.067V/+0.1V或1.5V±0.075V电源运行,并采用BGA封装。